TSMC ขยายเทคโนโลยีแพ็กเกจชิปขั้นสูง ขณะที่ความต้องการชิป AI แซงหน้ากำลังการผลิต

แพ็กเกจ AI ใหญ่ขึ้น กำลังการผลิตตึงตัวกว่าเดิม

TSMC กำลังขยายเทคโนโลยีที่เชื่อมต่อโปรเซสเซอร์ AI เข้ากับหน่วยความจำ โดยมีแผนพัฒนาแพลตฟอร์มแพ็กเกจที่รองรับการรวมหน่วยความจำแบนด์วิดท์สูง 20 ชิ้นในปี 2028 และรุ่นที่รองรับ 24 ชิ้นในปี 2029 เป้าหมายเหล่านี้สะท้อนให้เห็นว่า การแข่งขันเพื่อพัฒนาฮาร์ดแวร์ปัญญาประดิษฐ์ที่เร็วขึ้นในขณะนี้ ไม่ได้ขึ้นอยู่กับการผลิตทรานซิสเตอร์ให้มีขนาดเล็กลงเท่านั้น แต่ยังต้องประกอบระบบที่มีขนาดใหญ่และซับซ้อนขึ้นด้วย

ในการประชุม Taiwan Technology Symposium 2026 ที่เมืองซินจู๋ เมื่อวันที่ 14 พฤษภาคม หยวน ลี่เผิง รองประธานฝ่ายพัฒนาธุรกิจของ TSMC ประกาศว่า บริษัทจะเริ่มผลิตแพลตฟอร์ม Chip on Wafer on Substrate หรือ CoWoS ขนาด 5.5 เท่าของเรติเคิลในปริมาณมากระหว่างปี 2026 พร้อมระบุว่าอัตราผลผลิตที่ผ่านเกณฑ์สูงกว่า 98% ขนาดเรติเคิลอ้างอิงจากพื้นที่ที่ครอบคลุมโดยช่องรับแสงในการฉายลิโทกราฟี จึงเป็นวิธีที่อุตสาหกรรมใช้บรรยายขนาดของแพ็กเกจที่ใหญ่ขึ้นอย่างต่อเนื่อง

การขยายกำลังการผลิตเกิดขึ้นหลังจากประธานและประธานเจ้าหน้าที่บริหาร ซี.ซี. เว่ย เตือนระหว่างการประชุมรายได้เมื่อวันที่ 16 เมษายนว่า กำลังการผลิตแพ็กเกจขั้นสูงยังคงตึงตัวมาก TSMC คาดว่างบลงทุนปี 2026 จะเข้าใกล้ระดับสูงสุดของกรอบ 52,000-56,000 ล้านดอลลาร์สหรัฐ แม้ว่าเงินลงทุนดังกล่าวจะครอบคลุมทั้งการผลิตชิปและการลงทุนด้านอื่น นอกเหนือจากแพ็กเกจ

พัฒนาการเหล่านี้เผยให้เห็นข้อจำกัดที่การสร้างโรงงานผลิตเวเฟอร์เพิ่มเพียงอย่างเดียวแก้ไม่ได้ Nvidia และ AMD ต้องมีทั้งชิปประมวลผลที่ใช้งานได้ และกำลังการผลิตเพียงพอสำหรับเชื่อมต่อชิปเหล่านั้นเข้ากับหน่วยความจำ ไดคือชิ้นส่วนซิลิคอนแต่ละชิ้นที่บรรจุวงจรของชิป หากไม่มีแพ็กเกจที่เหมาะสม แม้ไดที่ล้ำหน้าก็ยังไม่สามารถกลายเป็นตัวเร่ง AI ที่สมบูรณ์ได้

ปัญหากำลังการผลิตยังเกี่ยวข้องกับการขนส่งข้ามพรมแดนด้วย รายงานเกี่ยวกับเครือข่ายการผลิตของ TSMC ระบุว่า ชิปที่ผลิตจากโรงงานในรัฐแอริโซนายังคงถูกส่งไปไต้หวันเพื่อทำแพ็กเกจ โรงงานแพ็กเกจสองแห่งที่วางแผนไว้ในแอริโซนาอาจช่วยย่นระยะทางดังกล่าว แต่ยังไม่มีการเปิดเผยกำหนดแล้วเสร็จ

เหตุใดแพ็กเกจจึงกำหนดประสิทธิภาพมากขึ้น

ตลอดหลายทศวรรษที่ผ่านมา ความก้าวหน้าของเซมิคอนดักเตอร์มุ่งเน้นการเพิ่มจำนวนทรานซิสเตอร์บนไดชิ้นเดียว กอร์ดอน มัวร์ ผู้ร่วมก่อตั้ง Intel สังเกตว่าจำนวนทรานซิสเตอร์มีแนวโน้มเพิ่มขึ้นเป็นสองเท่าราวทุกสองปี ทรานซิสเตอร์ที่เล็กลงช่วยให้ผู้ผลิตเพิ่มประสิทธิภาพการประมวลผลและการใช้พลังงาน แต่การรักษาอัตราความก้าวหน้าเช่นนี้ทำได้ยากและมีค่าใช้จ่ายสูงขึ้น

AMD และ Intel เริ่มรับมือกับข้อจำกัดนี้ก่อนกระแส AI ในปัจจุบัน ด้วยการแบ่งโปรเซสเซอร์ขนาดใหญ่ออกเป็นหลายได แต่ละส่วนทำหน้าที่ต่างกันและสามารถใช้กระบวนการผลิตคนละแบบได้ โดยสงวนเทคโนโลยีขั้นสูงราคาแพงไว้ให้วงจรที่ได้ประโยชน์มากที่สุด ไดที่เล็กลงยังช่วยเพิ่มประสิทธิภาพทางเศรษฐกิจในการผลิต เพราะข้อบกพร่องไม่จำเป็นต้องทำให้ซิลิคอนชิ้นใหญ่ทั้งชิ้นเสียไป

สำหรับตัวเร่ง AI เป้าหมายเร่งด่วนมักเป็นการเพิ่มประสิทธิภาพ มากกว่าการลดต้นทุนการผลิตเพียงอย่างเดียว วงจรประมวลผลประสิทธิภาพสูงต้องได้รับข้อมูลอย่างต่อเนื่อง หน่วยความจำแบนด์วิดท์สูง หรือ HBM ใช้ไดหน่วยความจำแบบซ้อนชั้นและจุดเชื่อมต่อจำนวนมากเพื่อส่งข้อมูลอย่างรวดเร็ว การวางหน่วยความจำไว้ใกล้โปรเซสเซอร์ช่วยป้องกันไม่ให้ทรัพยากรประมวลผลต้องว่างรอข้อมูล

พอล รูโซ หัวหน้าฝ่ายโซลูชันแพ็กเกจของ TSMC North America อธิบายว่า CoWoS ช่วยแก้ปัญหานี้อย่างไร:

คุณไม่สามารถใส่หน่วยความจำไว้ในชิปประมวลผลได้มากพอที่จะใช้ประโยชน์จากชิปได้อย่างเต็มที่ เมื่อเรานำ CoWoS มาใช้ เราจึงสามารถวางหน่วยความจำ HBM ไว้ข้างส่วนประมวลผลได้อย่างมีประสิทธิภาพมาก

CoWoS จัดเป็นแพ็กเกจแบบ 2.5D เพราะชิ้นส่วนโปรเซสเซอร์และหน่วยความจำวางอยู่ข้างกันบนโครงสร้างสายเชื่อมต่อเพิ่มเติม แทนที่จะเชื่อมต่อกันผ่านแผงวงจรแบบทั่วไปเพียงอย่างเดียว โครงสร้างนี้เรียกว่าอินเตอร์โพเซอร์ ทำหน้าที่รองรับการเชื่อมต่อความหนาแน่นสูงระหว่างชิ้นส่วนต่าง ๆ ดังนั้น แพ็กเกจจึงกลายเป็นส่วนหนึ่งของการออกแบบโปรเซสเซอร์ ไม่ใช่แค่เปลือกป้องกันที่เพิ่มเข้ามาหลังการผลิต

Nvidia และ AMD ต้องการส่วนประกอบที่ต่างกัน

TSMC เปิดตัวเทคนิคแพ็กเกจ 2.5D ในปี 2012 และพัฒนาต่อเนื่องมาหลายรุ่น GPU Blackwell ของ Nvidia ใช้ CoWoS-L ซึ่งเป็นเทคโนโลยีรุ่นล่าสุดที่กล่าวถึงในรายงาน มีรายงานว่า Nvidia จองกำลังการผลิต CoWoS ชั้นนำของ TSMC ไว้เป็นส่วนใหญ่ ทำให้ลูกค้ารายอื่นกังวลว่าจะเข้าถึงเทคโนโลยีเฉพาะนี้ได้เพียงใด

พัฒนาการจาก H100 ของ Nvidia ไปสู่ Blackwell แสดงให้เห็นว่าเหตุใดแพ็กเกจจึงมีความสำคัญ แม้ไม่มีการเปลี่ยนแปลงกระบวนการผลิตอย่างก้าวกระโดด H100 ใช้กระบวนการ 4 นาโนเมตรของ TSMC และ CoWoS ร่วมกับหน่วยความจำ HBM จาก SK Hynix ส่วน Blackwell ใช้กระบวนการ N4P และหน่วยความจำ HBM3e โดยผสานการเปลี่ยนแปลงด้านการออกแบบชิป หน่วยความจำ และการรวมส่วนประกอบ แทนที่จะพึ่งพาการย่อขนาดทรานซิสเตอร์เพียงอย่างเดียว

MI300 ของ AMD ใช้แนวทางอีกแบบ โดยใช้เทคโนโลยี 5 นาโนเมตรและ 6 นาโนเมตรของ TSMC พร้อม System on Integrated Chips หรือ SoIC เพื่อรวมชิ้นส่วนในแนวตั้ง ก่อนใช้ CoWoS เชื่อมชุดประกอบเข้ากับ HBM ทำให้มีขั้นตอนแพ็กเกจขั้นสูงเพิ่มเข้ามาในกระบวนการผลิต

ความแตกต่างนี้สำคัญเมื่อต้องประเมินปัญหาขาดแคลน CoWoS และ SoIC ทำหน้าที่ต่างกัน การขยายกำลังการผลิตเทคโนโลยีหนึ่งจึงไม่ได้ขจัดข้อจำกัดของอีกเทคโนโลยีโดยอัตโนมัติ ลูกค้ายังต้องการเทคโนโลยีรุ่นและขนาดแพ็กเกจที่เหมาะสม ไม่ใช่แค่เข้าถึงกำลังการผลิตแพ็กเกจแบบรวมที่ไม่แยกประเภท

ความต้องการไม่ได้หยุดอยู่ที่คำสั่งซื้อชิป แต่ขยายไปถึงการติดตั้งระบบประมวลผลจริงด้วย แผนสร้างคลัสเตอร์ซูเปอร์คอมพิวเตอร์ในไต้หวันของ Foxconn ซึ่งประกาศร่วมกับ Nvidia มีมูลค่าลงทุน 1,400 ล้านดอลลาร์สหรัฐ และตั้งเป้าเริ่มดำเนินงานในครึ่งแรกของปี 2026 แผนติดตั้ง Blackwell GB300 แสดงให้เห็นว่าการจัดส่งตัวเร่งประมวลผลส่งผลต่อกำหนดการสร้างโครงสร้างพื้นฐานขนาดใหญ่ อย่างไรก็ตาม การประกาศดังกล่าวไม่ได้ยืนยันว่าโครงการเปิดใช้งานแล้ว

การขยายอย่างรวดเร็วยังไม่ขจัดภาวะขาดแคลน

รูโซระบุว่ากำลังการผลิต CoWoS เติบโตในอัตราทบต้นต่อปี 80% ในการประชุมเดือนพฤษภาคม บี.แซด. เทียน รองประธานฝ่ายปฏิบัติการและวิศวกรรมเทคโนโลยีขั้นสูงของ TSMC คาดการณ์ว่ากำลังการผลิต CoWoS และ SoIC จะเติบโตมากกว่า 80% ต่อปีไปจนถึงปี 2027 ตัวเลขเหล่านี้บ่งชี้อัตราการขยายกำลังการผลิต ไม่ได้ยืนยันว่าตอบสนองความต้องการได้ครบถ้วนแล้ว

ประมาณการก่อนหน้านี้แสดงให้เห็นขนาดการขยายตัว กำลังการผลิต CoWoS รายเดือนในปี 2023 อยู่ที่ประมาณ 15,000 หน่วย และมีการคาดการณ์ว่าจะเพิ่มเป็น 45,000-50,000 หน่วยภายในสิ้นปี 2024 หรือประมาณ 3-3.3 เท่าของระดับปี 2023 รายงานเดียวกันคาดการณ์ว่าจะอยู่ที่ราว 50,000 หน่วยภายในสิ้นปี 2025

สำหรับ SoIC ประมาณการเพิ่มจาก 2,000 หน่วยต่อเดือน ณ สิ้นปี 2023 เป็น 5,000-6,000 หน่วย ณ สิ้นปี 2024 และตามด้วย 10,000 หน่วย ณ สิ้นปี 2025 ตัวเลขเหล่านี้เป็นการคาดการณ์ในอดีต ไม่ใช่ยอดการผลิตที่ได้รับการยืนยัน และไม่ควรนำจำนวนหน่วยไปใช้วัดจำนวนตัวเร่งประมวลผลที่ส่งมอบเสร็จแล้วโดยตรง

รายงานในช่วงก่อนหน้านั้นระบุว่า Nvidia และ AMD จองกำลังการผลิต CoWoS และ SoIC ไว้ตลอดปี 2024 และ 2025 หลักฐานปัจจุบันที่ชัดเจนกว่าว่าความกดดันยังดำเนินต่อไป คือคำกล่าวของเว่ยเมื่อเดือนเมษายน 2026 ว่ากำลังการผลิตแพ็กเกจขั้นสูงยังคงตึงตัว แม้จะมีการขยายกำลังการผลิตแล้วก็ตาม

TSMC ปรับเปลี่ยนโรงงานเวเฟอร์เก่าให้ใช้ทำแพ็กเกจ และกำลังเร่งเพิ่มกำลังการผลิตในโรงงานแพ็กเกจแห่งใหม่สองแห่งในไต้หวัน รายงานประจำปี 2025ของบริษัทระบุว่าจะลงทุนเพิ่มเติมในโรงงานแพ็กเกจขั้นสูงหลายแห่งในไต้หวันในช่วงหลายปีข้างหน้า รายงานระบุเทคโนโลยีการรวมชิ้นส่วนที่อยู่ระหว่างพัฒนา ได้แก่ CoWoS, InFO, SoIC และ Compact Universal Photonic Engine หรือ COUPE

ไต้หวันยังเป็นศูนย์กลางของห่วงโซ่การผลิต

การขยายกำลังผลิตเวเฟอร์ในต่างประเทศของ TSMC ยังไม่ได้สร้างห่วงโซ่การผลิตชิป AI ขั้นสูงที่ครบวงจรในพื้นที่เดียว รายงานเกี่ยวกับเครือข่ายแพ็กเกจของบริษัทระบุว่า ชิปที่ผลิตในรัฐแอริโซนายังคงต้องเดินทางไปไต้หวันเพื่อเข้าสู่ขั้นตอนดังกล่าว โรงงานแพ็กเกจที่วางแผนไว้ในแอริโซนาจะช่วยเติมเต็มขีดความสามารถที่ยังขาดอยู่ ไม่ใช่ทำซ้ำบริการที่มีอยู่แล้วในพื้นที่

แจน วาร์ดาแมน นักวิจัยด้านแพ็กเกจจาก TechSearch International กล่าวว่า การตั้งโรงงานแพ็กเกจใกล้โรงงานผลิตเวเฟอร์ในแอริโซนาจะช่วยลดเวลาหมุนเวียน โดยไม่ต้องส่งชิ้นงานไปกลับระหว่างเอเชียกับสหรัฐฯ TSMC ยังไม่ได้เปิดเผยว่าโรงงานแพ็กเกจเหล่านั้นจะแล้วเสร็จเมื่อใด จึงยังระบุวันเริ่มต้นรับประโยชน์ได้ไม่แน่ชัด

กำหนดการขยายกำลังผลิตเวเฟอร์มีรายละเอียดชัดเจนกว่า ในบันทึกการประชุมรายได้เดือนเมษายน TSMC ระบุว่าโรงงานผลิตชิป 3 นาโนเมตรแห่งใหม่ในไถหนานจะเริ่มผลิตในปริมาณมากในครึ่งแรกของปี 2027 ส่วนโรงงานแห่งที่สองในแอริโซนามีกำหนดเริ่มผลิตในครึ่งหลังของปี 2027 และโรงงานแห่งที่สองในญี่ปุ่นในปี 2028

TSMC ยังปรับเปลี่ยนอุปกรณ์ 5 นาโนเมตรในไถหนานเพื่อรองรับการผลิต 3 นาโนเมตร และบริหารกำลังการผลิตของกระบวนการ N7, N5 และ N3 ให้มีความยืดหยุ่น มาตรการเหล่านี้ช่วยเพิ่มปริมาณเวเฟอร์ แต่ฮาร์ดแวร์ AI ที่ผลิตเสร็จยังต้องอาศัยแพ็กเกจและหน่วยความจำที่สอดคล้องกันด้วย การขยายกำลังการผลิตในแต่ละขั้นให้เป็นไปตามกำหนดเวลาที่เข้ากันได้จึงเป็นหัวใจสำคัญของการส่งมอบผลิตภัณฑ์ที่พร้อมใช้งาน

แพ็กเกจขนาดใหญ่ขึ้นเพิ่มความท้าทายทางวิศวกรรม

แพลตฟอร์ม CoWoS รุ่นถัดไปมีเป้าหมายเชื่อมต่อซิลิคอนประมวลผลและหน่วยความจำจำนวนมากขึ้นไว้ในชุดประกอบเดียว หยวนกล่าวว่าแพลตฟอร์มปี 2028 จะมีขนาด 14 เท่าของเรติเคิลและรวม HBM 20 ชิ้น ส่วนรุ่นที่รองรับ 24 ชิ้นมีแผนสำหรับปี 2029 ทั้งหมดนี้เป็นเป้าหมายการพัฒนา ไม่ใช่กำลังการผลิตที่ลูกค้าเข้าถึงได้แล้ว

อัตราผลผลิตที่ผ่านเกณฑ์เป็นตัวชี้วัดสำคัญ เพราะแสดงสัดส่วนการผลิตที่ได้มาตรฐาน ตัวเลขที่หยวนรายงานว่าสูงกว่า 98% เป็นของเทคโนโลยี CoWoS ขนาด 5.5 เท่าของเรติเคิลของ TSMC รายงานยังระบุว่าอัตราผลผลิต EMIB-T ของ Intel อยู่ที่ประมาณ 90% และอัตราผลผลิตของกระบวนการ 2 นาโนเมตรของ Samsung อยู่ในช่วงกลาง 50% ตัวเลขเหล่านี้นำมาเปรียบเทียบจัดอันดับโดยตรงไม่ได้ เพราะเป็นคนละเทคโนโลยี และตัวเลขของ Samsung เป็นเรื่องการผลิตทรานซิสเตอร์ ไม่ใช่แพ็กเกจ

เว่ยระบุว่าความเค้นเชิงกล การบิดงอ และข้อจำกัดด้านความร้อน เป็นความท้าทายของแพ็กเกจขนาดใหญ่ การบิดงอหมายถึงชุดประกอบเสียรูปจากรูปร่างที่กำหนดไว้ ซึ่งอาจทำให้รักษาการเชื่อมต่อที่แม่นยำได้ยากขึ้น ส่วนข้อจำกัดด้านความร้อนเกี่ยวข้องกับปริมาณความร้อนที่ระบบสร้างและระบายออกได้ขณะทำงานอย่างเชื่อถือได้

TSMC กำลังพัฒนา Chip on Panel on Substrate หรือ CoPoS ด้วย เว่ยกล่าวว่าบริษัทสร้างสายการผลิตนำร่องแล้ว และคาดว่าจะเริ่มผลิตในอีกสองสามปี เขาย้ำว่าในช่วงการประชุมเดือนเมษายน แพ็กเกจ CoWoS ขนาดใหญ่ยังคงเป็นแนวทางหลักในการจัดหาสินค้า สายการผลิตนำร่องช่วยให้บริษัททดสอบวิธีการผลิตก่อนตัดสินใจนำไปใช้ในเชิงพาณิชย์ในวงกว้าง

การซ้อนชั้นเพิ่มอีกแนวทาง พร้อมข้อควรระวังเรื่องกำหนดเวลา

การรวมชิ้นส่วนในแนวตั้งต่อยอดแนวคิดนี้ด้วยการวางไดซ้อนกัน TSMC เรียกเทคโนโลยีของตนว่า SoIC ส่วนแนวทางที่กล่าวถึงของ Intel คือ Foveros Direct การเชื่อมต่อที่สั้นลงอาจทำให้ชิ้นส่วนที่เชื่อมโยงกันทำงานใกล้เคียงชิปเดียวมากขึ้น แม้การซ้อนชั้นจะทำให้การจัดการความร้อนและการประกอบยากขึ้นด้วย

รายงานต่าง ๆ ให้ข้อมูลกำหนดเวลาของผลิตภัณฑ์ SoIC ไม่ตรงกัน รูโซอธิบายว่าผลิตภัณฑ์ที่ใช้เทคโนโลยีนี้น่าจะต้องรออีกสองสามปี ขณะที่รายงานก่อนหน้านี้เกี่ยวกับ MI300 ของ AMD ระบุว่า SoIC เป็นส่วนหนึ่งของกระบวนการผลิต จึงไม่ควรตีความคำกล่าวในภาพรวมว่าเป็นกำหนดวันที่เริ่มใช้ SoIC เชิงพาณิชย์ครั้งแรก อาจหมายถึงการใช้งานที่จะเกิดขึ้นในอนาคต แต่ไม่ได้ระบุขอบเขตไว้อย่างชัดเจน

ผู้ผลิตหน่วยความจำอย่าง Samsung, SK Hynix และ Micron ใช้การซ้อนชั้นในแนวตั้งในการผลิต HBM อยู่แล้ว ซึ่งแตกต่างจากการซ้อนชั้นไดประมวลผล แม้ทั้งสองแบบจะต้องอาศัยการประกอบขั้นสูงและจุดเชื่อมต่อที่แม่นยำ

อีกหนึ่งพัฒนาการคือการเชื่อมแบบไฮบริด ซึ่งอาจใช้แทนจุดเชื่อมต่อที่นูนออกมาด้วยแผ่นทองแดงที่เชื่อมติดกันอย่างใกล้ชิด วาร์ดาแมนอธิบายประโยชน์ด้านไฟฟ้าของแนวทางนี้ว่า:

แทนที่จะใช้ปุ่มเชื่อมต่อ เราอาจเชื่อมแผ่นต่อแผ่น ซึ่งแทบไม่มีระยะห่างเลย จึงช่วยให้จ่ายพลังงานได้มีประสิทธิภาพยิ่งขึ้น

เป้าหมายคือเพิ่มจำนวนจุดเชื่อมต่อในพื้นที่ขนาดเล็ก พร้อมลดระยะทางที่สัญญาณต้องเดินทาง วิธีนี้เป็นอีกแนวทางในการปรับปรุงการเคลื่อนย้ายข้อมูล โดยไม่ต้องพึ่งกระบวนการผลิตทรานซิสเตอร์ใหม่ทั้งหมด

Intel บริษัทรับจ้างประกอบ และผู้จัดหาอุปกรณ์มีบทบาทมากขึ้น

Intel นำเสนอแนวทางการรวมชิ้นส่วนอีกแบบที่เรียกว่า Embedded Multi-die Interconnect Bridge หรือ EMIB แทนการใช้อินเตอร์โพเซอร์เต็มแผ่นเพื่อเชื่อมต่อแบบ CoWoS โดยวางสะพานซิลิคอนขนาดเล็กไว้ตรงจุดที่ชิ้นส่วนต้องสื่อสารกัน มาร์ก การ์ดเนอร์ หัวหน้าฝ่ายบริการโรงหล่อของ Intel กล่าวว่าแนวทางนี้ช่วยลดต้นทุนได้

ลูกค้าด้านแพ็กเกจของ Intel ได้แก่ Amazon และ Cisco โดยการ์ดเนอร์กล่าวว่าบริษัทให้บริการลูกค้าด้านแพ็กเกจมาตั้งแต่ปี 2022 รายงานยังกล่าวถึงแผนที่ Intel จะรับแพ็กเกจชิปสั่งทำพิเศษให้ SpaceX, xAI และ Tesla ที่โครงการ Texas Terafab ซึ่งอีลอน มัสก์เสนอไว้ ควรแยกแผนเหล่านี้ออกจากกำลังการผลิตที่เปิดดำเนินงานแล้วหรือการส่งมอบที่เสร็จสิ้นแล้ว

ขณะเดียวกัน TSMC กำลังขยายงานแพ็กเกจภายในบริษัท และยังพึ่งพาบริษัทรับจ้างประกอบและทดสอบเซมิคอนดักเตอร์ หรือ OSAT เว่ยยืนยันว่ากำลังการผลิตที่ตึงตัวทำให้ต้องร่วมมือกับบริษัทเหล่านี้ มีรายงานว่าขั้นตอนแพ็กเกจบางส่วนถูกส่งให้ ASE และ Amkor โดย ASE คาดว่ายอดขายแพ็กเกจขั้นสูงจะเพิ่มขึ้นเป็นสองเท่าในปี 2026

ผู้จัดหาอุปกรณ์ได้รับผลจากวงจรการลงทุนเดียวกัน แกรี ดิกเคอร์สัน ประธานเจ้าหน้าที่บริหารของ Applied Materials กล่าวในแถลงการณ์เดือนสิงหาคมว่า คาดว่ารายได้จากแพ็กเกจจะเติบโตมากกว่า 70% ในปีนั้น รายงานไม่ได้ระบุปีปฏิทิน จึงไม่ควรนำตัวเลขนี้เสนอเป็นประมาณการปี 2026 ที่ยืนยันแล้ว

พัฒนาการเหล่านี้ชี้ว่า การเพิ่มงานภายใน TSMC ไม่ได้หมายความว่าบริษัทประกอบชิ้นส่วนเฉพาะทางจะถูกกันออกไป เมื่อความต้องการสูงกว่ากำลังการผลิต โรงหล่อ พันธมิตร และผู้จำหน่ายอุปกรณ์ต่างก็สามารถได้รับประโยชน์จากการขยายตัวเดียวกัน

กำหนดการผลิตสำคัญที่ต้องติดตาม

ผลประกอบการอย่างเป็นทางการของ TSMC ช่วยให้เห็นบริบทของการเร่งลงทุน รายได้ในปี 2025 อยู่ที่ 122,420 ล้านดอลลาร์สหรัฐ เพิ่มขึ้น 35.9% เมื่อคิดเป็นเงินดอลลาร์สหรัฐ กระบวนการขั้นสูงขนาด 7 นาโนเมตรและเล็กกว่าคิดเป็น 74% ของรายได้จากเวเฟอร์ เพิ่มจาก 69% ในปี 2024 หรือเพิ่มขึ้น 5 จุดเปอร์เซ็นต์ ตัวเลขเหล่านี้เป็นข้อมูลของบริษัทและธุรกิจเวเฟอร์ ไม่ใช่ตัวชี้วัดรายได้จากแพ็กเกจแยกต่างหาก

รายงานประจำปีระบุว่าเทคโนโลยี 2 นาโนเมตรเข้าสู่การผลิตปริมาณมากในไตรมาสสี่ของปี 2025 TSMC คาดว่าจะเริ่มผลิต N2P และ A16 ในครึ่งหลังของปี 2026 ยืนยันว่าการพัฒนาทรานซิสเตอร์ยังดำเนินควบคู่ไปกับการขยายแพ็กเกจ กำหนดการที่ประกาศไว้ในขณะนี้ประกอบด้วย:

• 16 เมษายน 2026: TSMC ยืนยันว่ากำลังการผลิตแพ็กเกจขั้นสูงยังตึงตัว และงบลงทุนมุ่งสู่ระดับบนของกรอบ 52,000-56,000 ล้านดอลลาร์สหรัฐ
• 14 พฤษภาคม 2026: ผู้บริหารประกาศการผลิต CoWoS ขนาด 5.5 เท่าของเรติเคิลในปริมาณมากภายในปี 2026 และเปิดเผยแผนแพลตฟอร์มขนาดใหญ่ขึ้นในอนาคต
• ครึ่งหลังของปี 2026: มีกำหนดเริ่มผลิต N2P และ A16 ในปริมาณมาก
• ปี 2027: มีกำหนดเริ่มผลิต 3 นาโนเมตรในไถหนานช่วงครึ่งแรก และในแอริโซนาช่วงครึ่งหลัง
• ปี 2028: มีกำหนดผลิตจากโรงงานแห่งที่สองในญี่ปุ่น และแพลตฟอร์ม CoWoS ขนาด 14 เท่าของเรติเคิลที่รองรับ HBM 20 ชิ้น
• ปี 2029: มีแผนพัฒนา CoWoS รุ่นที่รองรับ HBM 24 ชิ้น

สิ่งที่ยังขาดอยู่คือกำหนดแล้วเสร็จของโรงงานแพ็กเกจในแอริโซนา และวันที่เริ่มผลิตเชิงพาณิชย์ของ CoPoS อย่างเป็นทางการ เป้าหมาย CoWoS ขนาดใหญ่ขึ้นก็ยังไม่ได้ระบุว่าลูกค้ารายใดจะได้รับกำลังการผลิต หรือจะมีให้ใช้เท่าใด ความท้าทายของ TSMC คือเปลี่ยนการขยายอย่างรวดเร็วให้เป็นผลผลิตที่เพียงพอในทุกขั้นตอนที่จำเป็น พร้อมรักษาความน่าเชื่อถือของชุดประกอบที่มีขนาดใหญ่ขึ้นเรื่อย ๆ

ประเด็นสำคัญ

• TSMC ระบุว่ากำลังการผลิตแพ็กเกจขั้นสูงยังตึงตัว แม้จะขยายอย่างรวดเร็ว
• แพลตฟอร์ม CoWoS ขนาด 5.5 เท่าของเรติเคิลมีกำหนดผลิตในปริมาณมากในปี 2026 โดยมีรายงานว่าอัตราผลผลิตสูงกว่า 98%
• แพลตฟอร์ม CoWoS ขนาดใหญ่ขึ้นมีเป้าหมายรองรับ HBM 20 ชิ้นในปี 2028 และ 24 ชิ้นในปี 2029
• การผลิตเวเฟอร์ในแอริโซนายังคงต้องพึ่งพาการทำแพ็กเกจในไต้หวัน โดยยังไม่มีการเปิดเผยกำหนดแล้วเสร็จของโรงงานแพ็กเกจสองแห่งที่วางแผนไว้ในสหรัฐฯ
• Nvidia ใช้ CoWoS ส่วน MI300 ของ AMD ผสานการรวมชิ้นส่วนในแนวตั้งด้วย SoIC เข้ากับ CoWoS
• คาดว่างบลงทุนปี 2026 ของ TSMC จะอยู่ใกล้ระดับบนของกรอบ 52,000-56,000 ล้านดอลลาร์สหรัฐ ซึ่งครอบคลุมการลงทุนด้านการผลิตหลายประเภท
• Intel, ASE, Amkor และผู้จัดหาอุปกรณ์มีบทบาทเพิ่มขึ้น เมื่อแพ็กเกจกลายเป็นข้อจำกัดของการจัดหาฮาร์ดแวร์ AI